1.术语名词：

BackendSemiconductorManufacturing，集成电路后端制造，指集成电路制造的后段生产工序，包括芯片的封装与测试生产过程。

Die，晶片，waferFab工厂成品wafer上的具备集成电路完整功能的最小单体

EFO，ElectronicFlame-Off，电子打火系统，wirebonder中用于形成freeairball

EMI，Electro-MagneticInterference，电磁干扰

ESD，Electro-StaticDischarge，静电放电，静电荷在电场的作用下发生的快速的转移。通常ESD发生在两个不同电位的物体相接触的时刻。

EOS，ElectricalOver-Stress，电气过载，指电子器件所处的电气条件（通常指电流值、电压值），超出了其正常工作时所允许的最大限度。

Tribo-charging，同tribo-electrification，摩擦静电起电，静电起电最主要的方式。

CDM，ChargedDeviceModel，器件静电带电放电模型，指器件带上高静电（或处于高电位）对接地的导体发生的快速静电放电模型。

Gateoxide，栅极氧化层，集成电路设计中用于阻隔gate与有源通道间漏流的绝缘膜层。

FieldInduction，静电感应，指孤立导体受到静电场的作用，其内部的电子、正电荷沿着电场线的方向发生的相反方向的分离移动，而此时孤立导体的电位亦有该静电场决定。

SMT，SurfaceMountingTechnology，表面贴装技术，将无引脚或短引线表面贴装元器件，安装在PCB或其它基板的表面上，再通过回流焊等方法加以焊接组装的电路装连技术。是芯片从封测工厂出货后最主要的使用场合。

Wafer，晶圆，集成电路Fab完成后的成品。

2.芯片封测工厂中静电的来源：

芯片封装与测试工厂涉及到大量的生产工序，其中一般包括Waferbackgrinding、Wafersawing、Dieattachment、wirebonding、Molding、Marking、Plating、Testing、packaging等主要工序，而每个主要工序有包括数量各不相同的子工序，如waferbackgrinding工序又包括waferdie面taping贴膜、waferbackgrinding、wafer面de-taping去膜。

芯片封装与测试阶段的众多生产工序中，大部分都涉及到静电的产生，并会累积静电，从而对wafer中的die及封装后的芯片构成静电失效的风险。

芯片封装与测试阶段各生产工序的静电产生，主要分为以下几种类型：

一是，接触分离静电起电（contactandseparationcharging），即两个物体发生物理接触后再发生分离的过程，由于两物体在发生接触时，彼此的接触面发生了电子的转移，而是其中一个物体的接触面由于失去部分电子而带上正极性的静电，相应地，另一个物体的接触面由于得到这些电子而带上负极性的静电。

接触分离的过程产生静电

接触后分离过程的静电起电情形在每个生产工序都会（多次）发生，例如，wafer吸附于真空或静电chuck上进行backgrinding然后再取下，就是wafer胶膜与chuck吸附面间发生了接触再分离的静电起电过情形。

二是，摩擦静电起电（tribo-charging）的方式，是由连续的重复多次的接触分离静电起电过程构成，多数情形下，两个物体间的摩擦起电量会比单次的接触分离过程产生的静电起电量显著要高。

物体间的摩擦过程产生静电

Waferbackgrinding、wafersawing的贴膜工序中的贴覆过程就是典型的摩擦静电起电实例，贴覆动作完成后，贴膜的背面就会累积大量的静电荷。芯片封装完成后的电测工序也涉及典型的摩擦静电起电-芯片封装体与testingsocket导向部件之间。

waferBG工序的贴膜过程-产生静电

芯片封装阶段的peeling（剥离）撕膜工序（如backgrinding胶膜的保护膜撕离、wafersawing蓝膜贴覆到wafer背面前的保护膜撕离与），属于接触分离静电起电的一种特殊情形。薄膜peeling过程在电子制造中，一般都会划归为易产生大量静电的重点工序来进行管控。

waferBG工序中的撕膜过程产生静电

三是，流体静电起电（Fluidcharging），指高速流体与流体管壁间的静电起电。流体在管道中的固液界面间，流体被高压输送流出管道后成为带静电的流体。

高速流体的静电起电

Wafersawing工序中的高速HPW（HighlyPurifiedWater，高纯水）或DI（De-Ionized，去离子）水冲洗工序就是典型的流体带电，并直接对wafer中的die构成静电冲击的电性失效风险。

芯片封装阶段的生产工序还存在少数的其他静电起电的情形，比如wafersawing工序中高压水洗后的spindrying（高速旋转干燥方式）过程中的静电起电，也可以归为接触分离的静电起电方式。

3.芯片封测工厂中静电如何导致芯片电性失效？

芯片封装与测试阶段中的产生或累积的静电通过两种方式（或模型）导致芯片发生电气失效：

第一种情形是，高静电直接作用于wafer上，导致die中的绝缘膜膜层发生静电击穿，从而引发die器件结构的电致焦耳热效应失效，失效分析表征为绝缘膜层漏电流偏大。Wafersawing工序中的高压水洗过程导致的die电气失效就属于此种情形。

wafer正面的高静电导致die失效

第二种情形是，高静电累积在或近距离作用于wafer或芯片，在接地的导体与wafer的pads或芯片的封装leads发生接触时，引发ESD产生的快速放电电流，导致wafer的die或芯片的内部结构发生失效（绝缘膜层击穿漏流、金属线路熔断），失效表征包括局部器件电路漏电流偏大、线路开路（wirebond处部位断路）等。

芯片带静电对接地导体放电

芯片封装中的waferprobing测试、wirebonding、芯片functional测试等工序都存在此种静电放电的风险-CDMESD。

高静电物料靠近上述wafer或芯片的生产工序亦会引发CDMESD，此时wafer、芯片被高静电物料通过静电感应作用而处于高静电位。

电测工序的高静电源引发CDMESD失效

4.芯片封测工厂中的电气过载（EOS）风险

EOS，狭义地一般指来自于生产设备中的电气信号引发waferdie或芯片的EOS，静电相关的电气失效情形则除外。

芯片封装与测试阶段的EOS来源，主要分为三种：

一是，Wirebonding工序中，freeball形成时的EFO（ElectricFlamingOff）打火位置设定不合理，会造成EFO对die及leadframe的异常放电；

二是，电测设备的测试线路及芯片测试条件的不合理设置，尤其是hotplug的情形，较高的电压或电流信号会经由电测设备的测试线路（testingsocket中的测试pin），对wafer中的dies或芯片构成EOS冲击。

芯片的EOS失效模型

三是，生产设备发出的EMI，会被近距离范围内的wirebonding、电测回路接收，bing经由bondingpad、焊线、封装lead对die、芯片中的敏感元件构成EOS冲击。

等。

5.芯片封测工厂生产线上的静电问题观察

当下的芯片封装测试工厂，工厂内相关人员的人体静电已不再是构成生产过程中的芯片发生电气失效的重要因素，class或class0的无尘工厂设施，可以提供足够有效的人体静电控制，人体_静电防护鞋_静电防护地板系统或/且人体_静电手腕带接地系统。另一方面，芯片封装测试各生产工序的工艺技术，基本规避了人员的皮肤直接操作wafer、die、芯片的情形。

而各生产工序中的设备部件、工序辅助物料及其在生产过程中的静电起电与静电累积，基本构成了芯片封装测试工厂静电问题的全部来源。

芯片封装测试工厂内，一般地需要重点

转载请注明:http://www.aideyishus.com/lkyy/5017.html